Library Yang Terdapat pada VHDL

Kode yang sering digunakan di dalam FPGA adalah VHDL. VHDL adalah sebuah bahasa pemrograman yang digunakan untuk mendeskripsikan hardware. dipublikasikan oleh IEEE pada tahun 1987, dengan label IEEE Std 1076-1987. Bahasa ini telah mengalami modifikasi dan revisi, dengan versi terbaru berlabel IEEE Std 1076-1993. Konsep penting dalam VHDL serta aturan penulisan ( Syntax ) kode tersebut. Konsep syntax banyak diperlukan untuk mengerti bagaimana rancangan VHDL sebagai bagian dari pemrograman FPGA. Manfaat utama dari VHDL ketika digunakan untuk mendesain sebuah sistem adalah kemampuannya untuk memodelkan sistem tersebut serta mensimulasikannya sebelum synthesis tools mentranslasikannya ke hardware.

Kemampuan VHDL :

1. Dapat digunakan sebagai exchange medium.
2. Mendukung hirarki.
3. Mendukung metodologi top-down dan bottom-up.
4. Test bench dapat dituliskan menggunakan bahasa ini.
5. Tipe data baru dapat disebutkan.

Sturktur Kode VHDL

Struktur dasar dari kode VHDL ditunjukkan pada gambar di bawah ini berikut :

Basic VHDL kode :

- Library

- Entity

- Architecture

1. Library : berisi semua library yang digunakan pada design.

contoh : ieee, std, work, dll.

Standart Library Ada 4:

1. LIBRARY IEEE : ( Membaca Paket Standart Dari Library IEEE)
2. USE IEEE.IEEE.STD_LOGIC_1164.ALL : (Memasukan Semua Bagian Dari IEEE STD_LOGIC Variable )
3. USE IEEE.STD_LOGIC_ARITH_ALL : ( Memasukan Semua Operasi Aritmatika Untuk Standart Logic Variable)
4. USE IEEE.STD_LOGIC_UNSIGNED.ALL : ( Memasukan Semua Fungsi Yang Belum Di Desain Untuk Operasi Arithmatic )

2. Entity : Entity memberikan arti tentang bagaimana sebuah bagian rancangan dideskripsikan di VHDL lain dan juga memberikan nama untuk model tersebut.

3. Architecture : berisi kode utama VHDL yang menggambarkan bagaimana rangkaian bekerja.

Contoh Library ieee :

use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

...entity count 8 is
port(
clk.in std_logic;
load.in std_logic;
count.in std_logic;

d: in std_logic_vector(7 down to 0);
q: in std_logic_vektor(7 down to 0);

end;

sumber : Modul FPGA & google